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Flip-Flop Design in Nanometer CMOS: From High Speed to Low Energy
Springer International Publishing
Massimo Alioto
,
Elio Consoli
,
Gaetano Palumbo (auth.)
clock
delay
ffs
variations
slope
topologies
input
transistors
circuits
gate
flip
impact
pulsed
leakage
effort
sizing
circuit
speed
output
tgpl
fo4
capacitance
efficient
tgff
equal
path
transistor
flop
sensitivity
paths
optimization
logical
values
normalized
slave
voltage
analysis
gates
shown
layout
vdd
capacitances
sdq
stages
optimum
cmos
current
parameters
considering
edge
Année:
2015
Langue:
english
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english, 2015
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