Verilog HDL数字系统设计

1 (p1): 第1章 数字系统设计概述
1 (p2): 1.1 引言
2 (p3): 1.2 ASIC和FPGA
3 (p4): 1.3 数字设计的层次
5 (p5): 1.4 硬件描述语言
7 (p6): 1.5 典型设计流程
8 (p7): 本章小结
8 (p8): 习题与思考题1
9 (p9): 第2章 组合逻辑电路设计回顾
9 (p10): 2.1 数字电路的基本概念
10 (p11): 2.2 布尔代数和逻辑门
14 (p12): 2.3 逻辑函数的化简
18 (p13): 2.4 组合逻辑电路的设计方法
19 (p14): 2.5 若干常用组合逻辑电路
28 (p15): 本章小结
28 (p16): 习题与思考题2
29 (p17): 第3章 时序逻辑设计回顾
29 (p18): 3.1 时序逻辑电路
30 (p19): 3.2 基本存储元件
35 (p20): 3.3 时序逻辑电路的分析
38 (p21): 3.4 时序逻辑电路的设计
41 (p22): 3.5 若干常用的时序逻辑电路
47 (p23): 本章小结
47 (p24): 习题与思考题3
49 (p25): 第4章 Verilog硬件描述语言
49 (p26): 4.1 引言
49 (p27): 4.2 第1个Verilog HDL实例
50 (p28): 4.3 基本词法规定
52 (p29): 4.4 数据类型
55 (p30): 4.5 程序框架
57 (p31): 4.6 结构级描述
60 (p32): 4.7 门级描述
64 (p33): 4.8 Tesbench
66 (p34): 本章小结
66 (p35): 习题与思考题4
68 (p36): 第5章 组合逻辑电路
68 (p37): 5.1 引言
68 (p38): 5.2 连续赋值语句
70 (p39): 5.3 Verilog HDL操作符
73 (p40): 5.4 组合逻辑always块
76 (p41): 5.5 If语句
83 (p42): 5.6 case语句
86 (p43): 5.7 条件语句的综合
89 (p44): 5.8 可重用设计
93 (p45): 5.9 组合逻辑电路设计实例
109 (p46): 5.10 高效的HDL描述
129 (p47): 5.11 组合逻辑电路设计要点
133 (p48): 本章小结
133 (p49): 习题与思考题5
135 (p50): 第6章 基本时序逻辑电路
135 (p51): 6.1 引言
135 (p52): 6.2 时序逻辑电路
138 (p53): 6.3 同步时序逻辑电路
140 (p54): 6.4 基于原语的时序电路设计
142 (p55): 6.5 基本存储元件的Verilog HDL实现
146 (p56): 6.6 设计实例
159 (p57): 6.7 时序逻辑电路的Testbench
162 (p58): 6.8 时序逻辑电路设计要点
170 (p59): 本章小结
171 (p60): 习题与思考题6
172 (p61): 第7章 同步时序逻辑电路的时序分析
172 (p62): 7.1 引言
172 (p63): 7.2 Verilog HDL的抽象层次
174 (p64): 7.3 同步时序电路的时序分析方法
177 (p65): 7.4 组合逻辑的传播延迟
179 (p66): 7.5 时序逻辑电路的传播延迟
184 (p67): 7.6 提高电路的最高工作频率
187 (p68): 7.7 提高电路的建立时间和保持时间
188 (p69): 本章小结
188 (p70): 习题与思考题7
190 (p71): 第8章 有限状态机
190 (p72): 8.1 引言
190 (p73): 8.2 有限状态机
191 (p74): 8.3 米利状态机和摩尔状态机
196 (p75): 8.4 状态转换图和算法状态机图
201 (p76): 8.5 有限状态机的性能和时序
203 (p77): 8.6 状态赋值
208 (p78): 8.7 FSM的Verilog HDL实现
222 (p79): 8.8 输出缓冲器
229 (p80): 8.9 设计实例
237 (p81): 本章小结
237 (p82): 习题与思考题8
239 (p83): 第9章 数据通道（FSMD）
239 (p84): 9.1 引言
240 (p85): 9.2 寄存器传输级设计
242 (p86): 9.3 FSMD设计原理
245 (p87): 9.4 FSMD设计方法和步骤
259 (p88): 9.5 流水线设计
273 (p89): 9.6 FSMD设计实例
279 (p90):…